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将半导体推向极限 实现无缝联结新世界

发布时间:2019-06-16 08:24 来源:未知 编辑:admin

  台积电表示,VLSI 技术及电路研讨会是微电子领域顶尖的年度国际会议,将于 2019 年 6 月 9~14 日在日本京都举行。会中邀请台积电发表专篇论文,阐述嵌入式磁阻式随机存取存储器(eMRAM)的研究现况。另外,台积电也有 3 篇论文获得大会肯定选为亮点论文,共同探讨本届研讨会的主题──「将半导体推向极限,实现无缝联结新世界」。

  台积电指出,上述论文展现了台积电自先进逻辑晶体管使用的创新材料、特殊制程技术组合的新兴高效能嵌入式存储器,到可协助客户于效能与成本之间取得最佳优势的系统整合解决方案等全方位的技术领先地位。台积电技术研究副总经理黄汉森表示,VLSI 研讨会不仅特别重点展示台积电论文,还邀请台积电阐述研究的成果,对此台积电感到无比荣幸。

  台积电受邀发表以「嵌入式磁阻式随机存取存储器技术近期进展与未来方向」为题的论文,阐述一项有望取代即将面临微缩极限的嵌入式快闪存储器的技术──非挥发性 eMRAM。本论文陈述了具备銲锡回焊(Solder Reflow)能力的 22 纳米eMRAM 研究成果。此项技术能在封装过程承受銲锡高温,且制造过程预存的存储器资料,并不会在高温封装时流失。相较 28 纳米嵌入式快闪存储器,具备銲锡回焊能力的 22 纳米eMRAM 大幅减少需增加的光罩层,写入资料速度与可靠度亦高度提升,相当适合应用于重视保留预存资料的产品,例如穿戴式及物联网装置。

  论文亦提出,若不需具备銲锡回焊能力,有机会可更大幅降低 eMRAM 写入资料功耗及读取时间,而且仍能维持非挥发性,呈现非挥发性的随机存取存储器的特性,诸多应用例如低耗电机器学习推论处理器皆能受惠于上述特性。

  3 纳米及更先进制程晶体管微缩面临的主要挑战之一,在于晶体管电子流通的通道不但要更短,同时也必须更薄,以确保良好的开关闸行为,因此衍生二维通道材料研究。台积电发表的「直接使用通道区域选择性 CVD 成长法在 SiOx/Si 基板上制造的 40nm 通道长度上闸极 WS2 pFET 的首次展示」论文,展示了使用一种有潜力的二维材料二硫化钨(WS2)进行大量生产的可能性,利用产业所熟悉的的化学气相沉积(CVD)半导体制程直接在硅晶基板上制造 WS2 短通道晶体管。原本生产 WS2 薄膜的传统制程要求将材料先沉积于蓝宝石基板,移除之后再放置于硅晶圆上,相较之下,通道区域选择性 CVD 提供了更加简易的量产方法。台积电指出,本论文有助于量产未来世代晶体管的研究方向。

  另外,台积电其他两篇亮点论文则是以整体系统层次出发,藉由小芯片(Chiplet)的组合建构出系统而非个别晶体管的方式来解决微缩的挑战。不同于系统单晶片(System-on-Chip,SoC)将系统每个元件放在单一裸晶上,小芯片是将不同的功能分散到可以不同的制程技术生产的个别微小裸晶,提供了灵活性与节省成本的优势,且面积小的裸晶与较大裸晶相比,本就具有更好良率。然而,为了达到与系统单晶片相当的效能,小芯片必须能够透过密集、高速、高频宽的连结来进行彼此沟通。

  另外,台积电以「适用于高效能运算的 7nm 4GHz Arm 核心 CoWoS小芯片设计」为题的论文,则是详细介绍了 CoWoS 先进封装解决方案中的 7 纳米双小芯片系统。每个小芯片内建运作时脉 4GHz 的 Arm 核心以支援高效能运算应用,芯片内建跨核心网状互连运作时脉可达 4GHz,小芯片之间的连结则是透过台积电独特的 Low-voltage-In-Package-INterCONnect(LIPINCON)技术,资料传输速率达 8Gb/s/pin,并且拥有优异的功耗效益,相较于最近其他论文所展示的类似连结解决方案的效能范围则介于 2Gb/s/pin 至 5.3Gb/s/pin。

  最后,台积电发表的「3D 多芯片与系统整合芯片(SoIC)的整合」论文则是揭露了完整的三维(3D)整合技术,此项系统整合芯片解决方案将不同尺寸、制程技术以及材料的已知良好裸晶直接堆栈在一起。论文中提到,相较于传统使用微凸块的三维集成电路解决方案,台积电的系统整合芯片的凸块密度与速度高出数倍,同时大幅减少功耗。

  此外,系统整合芯片是前段制程整合解决方案,在封装之前连结两个或更多的裸晶。因此,系统整合芯片组能够利用台积电的整合型扇出(InFO)或 CoWoS 的后端先进封装技术来进一步整合其他芯片,打造一个强大的「3D×3D」系统级解决方案。

  除了上述的亮点论文,台积电亦对高通公司发表的论文「7 纳米行动系统单晶片、5G 平台技术及设计共同开发支援 PPA 与可制造性」有贡献,阐述高通骁龙 TMSDM855 行动系统单晶片及采用 7 纳米FinFET 技术的全球第一个商用 5G 平台。

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