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计算机系统结构模拟试卷推荐doc

发布时间:2019-06-07 06:35 来源:未知 编辑:admin

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  《计算机系统结构》模拟题 一、选择题 在每小题列出的四个备选项中只有一个是符合题目要求的,请将其代码填写在题后的括号内。 1.计算机系列化的优点不包括 ( ) A)有利于计算机的升级换代 B)便于组成多机系统和网络 C)同一系列内的软件一定是向下兼容的 D)在使用共同系统软件的基础上解决程序的兼容性 2.计算机的结构与组成不包括 ( ) A)操作系统 B)硬联逻辑 C)微程序控制 D)所有硬件和固件的功能 3.计算机使用的语言是 ( ) A)专属软件范畴,与计算机体系结构无关 B)分属于计算机系统各个层次 C)属于用以建立一个用户的应用环境 D)属于符号化的机器指令 4.并行处理形成了分布处理系统的发展途径是通过 ( ) A)提高主频 B)时间重叠 C)资源重复 D)资源共享 5.属于MIMD系统结构的是 ( ) A)各处理单元同时受同一个控制单元的管理 B)各处理单元同时接受同一个控制单元送来的指令 C)松耦合多处理机和多计算机 D)阵列处理机 6.不属于计算机模拟的特点的是 ( ) A)用机器语言解释实现程序移植 B)灵活性大 C)提高速度 D)效率低 7.字串位并是指同时对一个字的所有位进行处理,这 ( ) A)不存在并行性 B)有较高的并行性 C)已经开始出现并行性 D)是最高一级的并行性 8.在尾数下溢处理方法中,平均误差最大的是 ( ) A)舍入法 B)截断法 C)恒置“1”法 D)ROM查表法 9.输入输出系统硬件的功能对 ( ) A)操作系统程序员是透明的 B)应用程序员是透明的 C)系统结构设计人员是透明的 D)机器语言程序设计员是透明的 10.“启动I/O”指令是主要的输入输出指令,它属于 ( ) A)目态指令 B)管态指令 C)目态、管态都能用的指令 D)编译程序只能用的指令 11.在选择通道方式中,优先级高的磁盘等中高速设备,进行输入输出传送时,适合于采用的数据宽度是 ( ) A)定长块 B)单字节 C)可变长块 D)单字加可变长块 12.通道方式输入输出系统中,对优先级高的磁盘等高速设备,适合于连接 ( ) A)字节多路通道 B)选择通道 C)数组多路通道 D)字节及数组多路通道 13.数据宽度是指 ( ) A)一个时钟周期传送的信息量 B)取得总线后传送数据总量 C)数据的最小存储宽度 D)数据传送的最小宽度 14.数据通路宽度是指 ( ) A)一个时钟周期传送的信息量 B)取得总线后传送数据总量 C)数据的最小存储宽度 D)数据传送的最小宽度 15.通道流量指 ( ) A数据宽度 B)一个时钟周期传送的数据景 C)数据通路宽度 D)单位时间传送的数据量 16.通道流量是在某个时期里单位时间内传送的字节数,这个时期应是 ( ) A)通道开始选择设备期 B)通道数据传送期 C)通道数据传送结束期 D)用户经访管指令进入管态,运行I/O管理程序的期间 17.替换算法要解决的问题是 ( ) A)用户的虚页如何与主存的实页对应 B)如何用主存的实页号替代多用户的虚页号 C)当页面失效,选择主存中哪个页作为被替换的页 D)新用户要进入主存,选择哪个用户作为被替换的用户 18.全相联地址映象是指 ( ) A)任何虚页都可装入主存中任何实页的位置 B)一个虚页只装进固定的主存实页位置 C)组之间是固定的,而组内任何虚页可以装入任何实页位置 D)组间可任意装入,组内是固定装入 19.计算机系统中主存——辅存存储层次或Cache——主存存储层次常用的替换算法是 ( ) A)随机算法 B)近期最少使用算法 C)先进后出算法 D)OPT算法 20.虚拟存储地址变换是指 ( ) A)多用户虚地址与实地址如何一一对应 B)程序的逻辑地址变换成主存实地址 C)程序执行时将虚地址变换成对应的实存地址 D)指令的符号地址变换成二进制地址 21.Cache存储器常用的地址映象方式是 ( ) A)全相联映象 B)页表法映象 C)组相联映象 D)段页表映象 22.与全相联映象相比,组相联映象的优点是 ( ) A)目录表小 B)块冲突概率低 C)命中率高 D)主存利用率高 23.采用组相联映象的Cache存储器。地址变换可用的方法是 ( ) A)目录表法 B)比较对法 C)页表法 D)堆栈法 24.组相联映象、LRU替换的Cache存储器,不影响cache命中率的是 ( ) A)增加Cache的块数 B)增大组的大小 C)增大主存容量 D)减小块的大小 25.采用组相联映象的Cache存储器,为提高其等效访问速度应 ( ) A)增大主存容量(Cache大小不变) B)增加Cache的块数(块的大小不变) C)减小组的大小(块的大小不变) D)减小块的大小(组的大小不变) 26.下列说法止确的是 ( ) A)Cache容量—般不大,命中率不会很高 B)Cache芯片速度一般比CPU的速度慢数十倍 C)Cache本身速度很快,但地址变换的速度很慢 D)Cache存储器查映象表和访问物理Cache其间可以流水,使速度与CPU匹配 27.下列不是数据流计算特点的是 ( ) A)设置状态 B)没有指令计数器 C)没有变量的概念 D)操作结果不产生副作用 28.数据流计算机是指 ( ) A)计算机运行由数据控制 B)任何一条指令只要它所需要的数据可用时,即可执行 C)数据流水计算机 D)单指令多数据计算机 29.流水线的技术指标不包括 ( ) A)响应比 B)吞吐率 C)加速比 D)效率 30.“一次重叠”是指 ( ) A)指令分析部件同时分析两条指令 B)指今执行部件同时执行两条指令 C)指令分析部件和指令执行部件操作相邻两条指令 D)指令分析部件和指令执行部件是同一部件 31.“一次重叠”中的消除“指令相关”最好的方法是 ( ) A)不准修改指今 B)设相关专用通路 C)推后分析下条指令 D)推后执行下条指令 32.在流水机器中,全局性相关是指 ( ) A)先写后读相关 B)先读后写相关 C)指令相关 D)由转移指令引起的相关 33.在流水线系统结构中,取指令、执行等操作是 ( ) A)顺序 B)转移 C)中断 D)重叠 34.重叠机器局部相关的处理方法有两类:推后后续指令对相关单元的读和 ( ) A)异步流动 B)采用顺序流动 C)设置相关直接通路 D)调整指令流动的顺序 35.若输入流水线的指令既无局部性相关,也不存在全局性相关,则 ( ) A)可获得高的吞吐率和效率 B)流水线的效率和吞吐率恶化 C)出现瓶颈 D)可靠性提高 36.全局性相关的处理不包括 ( ) A)采取顺序流动 B)猜测法 C)采取延迟转移 D)加快短循环程序的处理 37.取指、分析、执行间的流水属于 ( ) A)系统级流水 B)处理机流水 C)部件级流水 D)过程级流水 38.动态数据流机最突出的特点是使 ( ) A)数据流令牌无标号 B)需要程序记数器来实现 C)令牌带上标号 D)同步由门寄存器来实现 39.多处理机上两个程序段之间若有先写后读的数据相关,则 ( ) A)可以并行执行 B)不可能并行 C)任何情况均可交换串行 D)必须并行执行 40.多处理机的各自独立型操作系统 ( ) A)要求管理程序不必是可再入的 B)适合于紧耦合多处理机 C)工作负荷较平衡 D)有较高的可靠性 41.设16个处理器编号分别为0,1,2,…,15,用Cube0互联函数时,与第13号处理器机联的处理器是 ( ) A)5号 B)9号 C)12号 D)12号 42.设16个处理器编号分别为0,1,2,…,15用Cube3互联函数时,与第10号处理机相联的处理机是 ( ) A)11 B)8 C)14 D)2 43.设16个处理器编号分别为0,1,2,…,15,用PM2-0互联函数时,与第13号处理器机联的处理器是 ( ) A)12 B)9 C)11 D)5 44.设16个处理器编号分别为0,1,2,…,15,用Shuffle互联函数时,与第13号处理器机联的处理器是 ( ) A)12 B)9 C)11 D)5 45.设16个处理器编号分别为0,1,2,…,15,用Shuffle(Shuffle)互联函数时,与第13号处理器机联的处理器是 ( ) A)5 B)7 C)9 D)11 二、填空题 1.数据表示是指________直接识别和引用的________。 2.计算机仿真用_______解释,计算机模拟用_______解释。 3.解释是在低级机器级上用它的________或指令来仿真高级机器级上的一条指令或指令的功能,通过________中的每条语句或指令逐条解释来实现的技术。 4.标志符与每个数据相连,合存于_______,用于描述单个数据的_______。 5.自定义数据表示包括标志符数据表示和______两类,标志符应由编译程序建立,对______程序透明,以减轻应用程序员的负担。 6.输入输出系统包括输入输出设备、设备_______及与输入输出操作有关的_______。 7.中断响应就是允许其中断CPU______运行,转去对该请求进行预处理,包括保存好______,调出有关处理该中断服务程序,准备运行。 8.I/O设备取得I/O总线后,所传送的数据总量,称为________;数据通路宽度是数据总线的________。 9.数据宽度指的是在________________所传送的数据总量;数据通路宽度是在________________里所传送的信息量 10.Cache存储器是由物理______________和______________构成的二级层次。 11.访主存第i块,不管其是否命中Cache,都将主存中第______________块调入Cache,称此预取算法为______________法。 12.信息在主存—辅存存储层次间的传送是由________来实现;信息在Cache—主存层次间的传送则由________来实现。 13.地址映象是指将每个虚存单元按一定规则装入________________;地址变换是指程序执行中,如何将多用户虚地址变换成对应的________________。 14..一般的说,虚拟机器不一定全部由______实现,有些操作也可用______实现。 15.主存空间数相关是指______之间出现对主存同一单元要求______的关联。 16.设多体单字低位交叉的存储器,单体容量为I的m个分体,其Mj的编址模式为 m×i+j,其中i=0,1,…,I-1;j=______,如m=4,M2体对应二进制地址码最低二位的状态为______。 17.从流水线具有的功能看,可分成___________和___________流水线.按弗林(Michael J.Flynn)的观点,计算机系统可分为单指令流单数据流、_______、多指令流单数据流和_______四大类。 19.重叠方式的机器中应在程序少尽量减少___________,否则重叠效率会显著下降。若保持重叠效率,可采用___________。 20.为同时解释相邻两条或多条指令,常用的控制方式是___________和___________。 21.若一次重叠方式解释指令仍达不到________要求时,可用同时解释________的流水方法。 22.指令相关、________相关和________相关等局部相关都是由于机器要同时解释的多条指令之间出现了对同一主存单元或寄存器要求“先写后读”。 23.“一次重叠”解释时,第k+1条指令需等第k条指令执行后才能形成、称此时发生了“___________相关”。为了不降低“一次重叠”时的效率,应使“分析”与“执行”所需要的时间尽量___________。 24.解决重叠和流水中的操作数相关,不外乎是___________和___________两种基本方法。 25.要实现两条指令在时间上重叠解释,首先需要付出_______,其次,要处理好指令之间可能存在的_______。 26.就流水线计算机而言,主要是通过______,让多个部件在时间上交错重叠地并行执运算和处理,以实现______。 27.为提高流水线的______吞吐率,首先要找出______,然后设法消除它。 28.与重叠机器一样,流水机器在遇到_______指令,尤其是_______指令时,效率也会显著下降。 29.超长指令字(VLIW)结构是将_______和_______两者相结合。 30.系统级流水是指构成计算机系统的______________之间的流水,也称为______________。 31.衡量任务粒度大小的一个依据是程序用于有效计算的______________与处理机间的通讯等辅助_____________的比值。 32.不同的多级互连网络反映在所用的交换开关的功能多少、_________和_________各有不同。 33.网络的拓扑结构指的是互连网络入、出端可以实现连接的模式,有______________和______________两种。 34.典型的互连网络是由许多开关单元和互连线路组成,互连通路的路径选择是通过置定开关单元的________来控制,这种置定可以有________或分布两种控制策略。 35.互连网络的交换方法主要有线路交换、包交换、线路/包交换,SIMD互连网络多采用_______交换,多处理机常采用_______交换。 36.总线仲裁算法有:静态优先级算法、固定时间片算法、_______算法和_______算法。 37.多处理机实现的是______________、______________间的并行。 38.多处理机程序并行性既存在于______内部,也存在于______外部。 39.多处理机有______________和______________两种基本构形。 40.多处理机间互连一般有总线、环形互连、______________、______________和开关枢纽等几种形式。 41.多处理机的互连通常采用的四种形式为:总线、环形互连、________或________。 42.多处理机间互连一般有总线、______________、多端口存储器和______________等形式。 43.多处理机的程序段指令之间既有“先读后写”相关,又有“先写后读”相关,并且以交换数据为目的,则它们必须______________且读写要______________。 44.就其本质而言,并行性包含着________和________的二重含义。 45.阵列处理机主要通过______实现空间上的并行;多处理机主要通过______实现时间和空间上的异步并行。 46.动态数据流计算机最主要的特点是让令牌带上______,使得在任意给定的时刻,数据流程序图任一条弧上允许出现多个带不同______的令牌。 47.数据流机采用_____________,执行的操作序列取决于输入数据的可用性;归约机则采用_______,执行的操作序列取决于对数据的要求,对数据的需求又来源于函数式程序设计语言对表达式的归纳。 48.归约机和数据流机一样,都是基于_______的计算机模型,只是它们所采用的______不一样。 49.在数据流方式下,程序的执行顺序基本上____________,完全受____________驱动,与指令在程序中出现的先后顺序无关。 50.根据对数据令牌处理的方式不同,可以把数据流计算机的结构分成______和______两类。 三、简答题 1.简述计算机系统“由中间开始”设计的基本思想。 2.简述计算机系统结构、组成和实现三者的相互关系。 3.模拟与仿真的主要区别和适合场合是什么? 4.简述标志符数据表示的主要优点。 5.简述哈夫曼压缩概念的基本思想。 6.RISC存在不足表现在哪些方面? 7.简述设计RISC结构用了哪些基本技术? 8.设Pi和Pj程序段都是一条语句,且Pi在Pj之前执行,试举出Pi和Pj间存在3种可能的数据相关。 9.试分析通过何种方法可以解决通用寄存器组数相关的问题? 10.在“一次重叠”的机器中,会出现哪些相关?应如何处理? 11.试举例说明什么是“先读后写”,“写一写”,“先写后读”相关? 12.简述解决指令相关的方法。 13.简述解决全局相关的几种方法。 14.流水线按级别分成几类?线性流水线与非线性流水线有什么区别?动态流水线与静态流水线.流水机器的中断处理有哪两种方法.各有什么优缺点? 16.CPU写Cache时,会发生Cache与主存的对应复本内容不一致的现象,解决这个问题有哪些方法?各需要增加什么开销? 17.在页式虚拟存储器中,什么叫页面失效?什么叫页面争用?什么时候,两者同时发生?什么时候两者不同时发生? 18.简述段式存储管理的地址变换过程和段式存储管理的优缺点。 19.简述页式存储管理的地址变换过程和分页方式的优缺点。 20.简述段页式存储管理的地址变换过程。 21.简述在有Cache情况下,按给出的一个主存地址访存的过程。 22.简述控制驱动的控制流方式的特点? 23.N=16的4级立方体互连网络,级号从输入到输出为0到3,采用级控制,如将其中的第1级开关处于“直接”,不能实现哪些结点之间的配对通信?为什么? 24.什么是全排列网络?实现全排列网络有哪两种方法? 25.编号为0,1,…,15的16个处理器用单级互连网络互连。当互连函数分别为 (1)Cube3 (2)PM2+3 (3)PM2-0 (4)Shuffle (5)Shuffle(Shuffle) 时,第13号处理器各连至哪—个处理器上? 26.简述SIMD系统的互连网络的设计目标。 27.简述使用多处理机的目的。 28.多处理机系统与并行处理机系统的主要差别是什么? 29.多处理机在结构与并行性方面与阵列处理机有什么不同? 30.分析并行处理机、单处理机流水方式、多处理机和单处理一次重叠方式这四种系统各能达到什么并行性等级?各自遵循何种并行性途径发展来的? 四、应用题 1.某机器有5级中断,中断响应次序为1→2→3→4→5,现要求中断处理次序为2→3→1→5→4。 (1)设计各级中断处理程序的中断屏蔽位的状态,令“0”为开放,“1”为屏蔽。(见下表) 中断处理 程序级别 中断级屏蔽位 1级 2级 3级 4级 5级 第1级 第2级 第3级 第4级 第5级 (2)若在运行用户程序时,同时发生1、3级中断请求,而在1级中断服务未完成时,又发生2、3、4、5级中断,请画出处理机执行程序的全过程示意图(标出交换PSW的时间)。 2.假设某模型机共有7条指令I1、I2、I3、I4、I5、I6、I7,这七条指令使用频率分别为(0.03、0.03、0.04、0.05、0.15、0.30、0.40)。 (1)利用Huffman算法,构造Huffman树,并给出Huffman编码和平均码长。 (2)给出Huffman扩展码编码。 3.经统计,某机14条指令的使用频度分别为:0.01、0.15、0.12、0.03、0.02、0.04、0.02、0.04、0.01、0.13、0.15、0.14、0.11、0.03。分别求出用等长码、Huffman码、只有两种码长的扩展操作码等3种编码方式的操作码平均码长。 4.某机有10条指令,使用频度分别为:0.01、0.15、0.12、0.07、0.08、0.13、0.15、0.03、0.17、0.09。 (1)求等长操作码编码的平均码长; (2)构造Huffman树; (3)写出Huffman的一种编码,并计算其平均码长; (4)只有两种码长,求平均码长最短的扩展操作码编码及其平均码长。 5.用于文字处理的某专用机,每个文字符用4位十进制数字(0—9)编码.空格则用“□”表示,在对传送的文字符和空格进行统计后,得出它们的出现频度分别为: □ :20% 0:17% 1:6% 2:8% 3:11% 4:8% 5:5% 6:8% 7:13% 8:3% 9:1% (1)若上述数字和空格均用二进制编码,试设计二进制信息位平均长度最短的编码; (2)若传送106个文字符号(每个文字符后均跟一个空格),按最短的编码,共需传送多少个二进制位? (3)若十进制数字和空格均用4位二进制码表示,共需传送多少个二进制位? 6.某模型机9条指令使用频度为: ADD(加) 30% SUB(减) 24% JOM(按负转移) 6% STO(存) 7% JMP(转移) 7% SHR(右移) 2% CIL(循环左移) 3% CLA(清加) 20% STP(停机) 1% 要求有两种指令字长,都按双操作数指令格式编排,采用扩展操作码,并限制只能有两种操作码码长。设该机有若干通用寄存器,主存为16位宽,按字节编址,采用按整数连界存储,任何指令都在一个主存周期中取得,短指令为寄存器——寄存器型,长指令为寄存器——主存型,主存地址应能变址寻址。 (1)仅根据使用频度,不考虑其他要求,设计出全Huffman操作码,计算其平均码长; (2)考虑题目全部要求,设计优化实用的操作码形式,并计算其操作码的平均码长; (3)该机允许使用多少个可编址的通用寄存器? (4)画出该机两种指令字格式,标出各字段之位数; (5)指出访存操作数地址寻址的最大相对位移置为多少个字节? 7.某虚拟存储器共8个页面,每页为1024个字,实际主存为4K个字,采用页表法进行地址映象。映象表的内容如下表所示。 实页号 装入位 3 1 1 1 2 0 3 0 2 1 1 0 0 1 0 0 (1)求出会发生页面失效的全部虚页号; (2)求出虚地址为:0,3728,1023,1024,7800,6800的主存实地址。 8.有一个虚拟存储器,主存有0~3四页位置,程序有0~7八个虚页,采用全相联映象和FIFO替换算法。给出如下程序页地址流:2、3、5、2、4、0、l、2、4、6。 (1)假设程序的2、3、5页己先后装入主存的第3、2、0页位置,请画出上述页地址 流工作过程中,主存各页位置上所装程序各页号的变化过程图,标出命中时刻; (2)求出此期间虚存总的命中率H。 9.考虑一个920个字的程序,其访问虚存的地址流为20、22、208、214、146、618、370、490、492、868、916、728。 (1)若页面大小为200字,主存容量为400字,采用FIFO替换算法,请按访问的各个时刻,写出其虚页地址流,计算主存的命中率; (2)若页面大小改为100字,按访问的各个时刻,写出其虚页地址流,计算主存的命中率; (3)若页面大小改为400字,按访问的各个时刻,写出其虚页地址流,计算主存的命中率; (4)由(1)、(2)、(3)的结果可得出什么结论? (5)若把主存容量增加到800字,按访问的各个时刻,写出其虚页地址流,计算主存的命中率,从中又可得到什么结论? 10.设一个按位编址的虚拟存储器,它可对应1K个任务,但在—段较长时间内,一般只有4个任务在使用,故用容量为4行的相联寄存器组硬件来缩短被变换的虚地址中的用户位位数;每个任务的程序空间最大可达4096页,每页为512个字节,实主存容量为220位;设快表用按地址访问存储器构成,行数为32,快表的地址是经散列形成;为减少散列冲突,配有两套独立的相等比较器电路。请设计该地址变换机构,内容包括: (1)画出其虚、实地址经快表变换之逻辑结构示意图; (2)相联寄存器组中每个寄存器的相联比较位数; (3)相联寄存器组中每个寄存器的总位数; (4)散列变换硬件的输入位数和输出位数; (5)每个相等比较器的位数; (6)快表的总容量(以位为单位) 11.采用组相联映象的cache存储器,Cache为1KB,要求Cache的每一块在—个主存周期内能从主存取得。主存模4交叉,每个分体宽为32位,总容量为256KB。用按地址访问存储器构成相联目录表实现主存地址到Cache地址的变换,并约定用4个外相等比较电路。请设计此相联目录表,求出该表之行数、总位数及每个比较电路的位数。 12.有一个Cache存储器,主存共分8个块(0~7),Cache为4个块(0~3),采用组相联映象,组内块数为2块,替换算法为近期最少使用算法(LRU)。 (1)画出主存、Cache地址的各字段对应关系(标出位数)图; (2)画出主存、Cache空间块的映象对应关系示意图; (3)对于如下主存块地址流:1、2、4、1、3、7,0,1、2、5、4、6、4、7、2,如主存中内容一开始末装入Cache中,请列出Cache中各块随时间的使用状况,指出块失效又发生块争用的时刻;并求出此期间Cache的命中率。 13.现有3段流水线,各段经过时间依次为Δt、3Δt、Δt, (1)分别计算在连续输入3条指令时和30条指令时的吞吐率和效率。 (2)为提高流水线效率可采用哪两种主要途径来克服速度瓶颈?按两种途径之一改进,画出改进流水线结构示意图,同时计算连续输入3条指令和30条指令时的吞吐率和效率。 (3)通过对(1)、(2)两小题的计算比较可得出什么结论? 14.设向量A和B各有4个元素在下图所示的静态双功能流水线上计算向量点积A·B=,其中1→2→3→5组成加法流水线组成乘法流水线。若假定流水线的各段所经过的时间均为△t=2.5,流水线输出可直接送回输入或暂存于相应缓冲寄存器中,其延迟时间和功能切换所需的时间都可忽略。(1)求出流水线从开始流入到结果流出这段时间的实际吞吐率TP、效率η和加速比。。(2)在什么情况下,流水线的效率和实际吞吐率较高? 15.有表达式: a(b+cd+efg+h) 在多处理机上,要求利用减少树高的方法加速运算。 (1)画出并行算法的树形流程图; (2)确定处理机机数P、单台处理机顺序(串行)运算级数T1、P台处理机的运算级数Tp、加速比Sp和效率Ep各值。 16.有表达式 A *(B+C *(D+E *F))+G*H * D,在多处理机上,要求利用减少树高的办法加速运算。 (1)画出并行算法的树形流程图; (2)确定处理机数P、单台处理机顺序(串行)运算级数T1、运行级数TP、加速比Sp和效率Ep各值。 17.多级混洗交换网络是如何组成的?它与间接二进制n立方体网络有何差异?画出N=8时的多级混洗交换网络图。 18.(1)画出2×2开关构成的16个输入端的Omega网络。 (2)结点1011传送消息给结点0101,同时结点0111传送信息给结点1001,画出完成这一寻径的开关设置。这种情况会出现阻塞吗? (3)试计算这个Omega网络1次通过实现的置换个数,1次通过实现的置换个数占全部置换的百分比为多少? (4)这个网络实现任意1个置换最多的通过次数是多少? 参考答案 一、选择题 1.C 2.B 3.B 4.D 5.C 6.C 7.C 8.C 9.B 10.B 11.C 12.B 13.B 14.A 15.D 16.B 17.C 18.A 19.B 20.C 21.C 22.A 23.A 24.C 25.B 26.D 27.C 28.B 29.A 30.C 31.A 32.D 33.D 34.C 35.A 36.A 37.B 38.C 39.B 40.D 41.A 42.D 43.A 44.C 45.B 二、填空题 1.机器硬件 数据类型 2.微程序 机器语言 3.一串(段)语句 高级语言程序设计 4.同一存储单元 类型特征 5.数据描述符 高级语言程序 6.控制器 软硬件 7.现行程序 断点及其现场 8.数据宽度 物理宽度 9.I/O设备取得I/O总线.辅助软硬设备 辅助硬件 13.实存 实地址 14.地址映象 虚地址 15.相邻两条指令 先写而后读 16.mi 2 17.单功能 多功能 18.单指令流多数据流 多指令流多数据流 19.条件转移指令 延迟技术 20.重叠 流水 21.速度 多条指令 22.访存操作数 通用寄存器组 23.指令 等长 24.推后法 设置相关专用通路法 25.空间代价 关联 26.解释多余指令 最大吞吐量 27.最大 瓶颈 28.转移 条件转移 29.水平型微码 超标量处理 30.多个处理机 宏流水 31.执行时间 开销时间 32.拓扑结构 控制方式 33.静态 动态 34.工作状态 集中 35.线.动态优先级 先来先服务 37.作业 任务 38.指令 指令 39.紧耦合 松耦合 40.交叉开关 多端口存储器 41.交叉开关 多端口存储器 42.环形五连 交叉开关 43.并行 完全同步 44.同时性 并发性 45.资源重复 资源共享 46.标记 标记 47.数据驱动 需求驱动 48.数据流 驱动方式 49.无序的 数据流 50.静态 动态 三、简答题 1.“中间”指的是层次结构中的软硬交界面.目前多数是在传统机器级与操作系统机器级之间。进行合理的软、硬件功能分配时,既要考虑能拿到的硬器件,又要考虑可能的应用所需的算法和数据结构,先定义好这个交界面。确定哪些功能由硬件实现,哪些功能由软件实现,同时还要考虑好硬件对操作系统、编译系统的实现提供些什么支持;然后由这个中间点分别往上、往下进行软件和硬件的设计。软件人员依次设计操作系统级、汇编语言级、高级语言级和应用语言级;硬件人员依次设计传统机器级、微程序机器级、数字逻辑级。软件和硬件并行设计,可缩短系统设计周期,设计过程中可交流协调,是一种交互式的、较好的设计方法。 2.结构、组成、实现三者互不相同,但又相互影响。相同结构(如指令系统相同)的计算机,可以因速度不同而采用不同的组成。同样,一种组成可以有多种不同的实现。反过来,组成也会影响结构,微程序控制就是一个典型的例子。通过改变控制存储器中的微程序就可改变系统的机器指令,改变结构。如果没有组成技术的进步,结构的进展是不可能的。 正因为如此,系统结构的设计必须结合应用考虑,微软件和算法的实现提供更多更好的支持,同时考虑可能采用和准备采用的组成技术。 结构、组成和实现所包含的具体内容随不同时期及不同的计算机系统有差异。在某些系统中作为结构的内容,在另一些系统中可能是组成和实现的内容。软件的硬化和硬件的软化都反映了这一事实。 3.模拟与仿真的主要区别在于解释用的语言。仿真是用微程序解释,其解释程序存在控制存储器中,而模拟是用机器语言程序解释,其解释程序存在主存中。模拟灵活,可实现不同系统间的软件移植,但结构差异太大时,效率、速度会急剧下降。仿真在速度上损失小,但不灵活,只能在差别不大的系统之间使用,否则效率也会过低且难以仿真,需与模拟结合才行。 4.(1)简化了指令系统和程序设计; (2)简化了编译程序; (3)便于实现一致性校验; (4)能由硬件自动变换数据类型; (5)支持数据库系统的实现与数据类型无关的要求; (6)为软件调试和应用软件开发提供了支持。 5.哈夫曼压缩概念的基本思想是:当各种事件发生的概率不均等时,采用优化技术对发生概率最高的事件用最短的位数(时间)来表示(处理),而对出现概率较低的,允许用较长的位数(时间)来表示(处理),就会导致表示(处理)的平均位数(时间)的缩短。 6. RISC的问题和不足,主要是: (1)由于指令少,使原在CISC上由单一指令完成的某些复杂功能现在会用多条RISC指令才能完成,加重了汇编语言程序设计的负担,增加了机器语言程序的长度,占用存储空间多,加大了指令的信息流量; (2)对浮点运算执行和虚拟存储器的支持虽有很大加强,但仍显得不足; (3)RISC机器的编译程序比CISC的难写。 7.(1)按RISC一般原则设计;(2)逻辑实现用硬联和微程序结合;(3)用重叠寄存器窗口;(4)指令用流水和延迟转移;(5)优化设计编译系统。 8.(1)若Pi的左部变量在Pj的右部变量集内,且Pi必须取出Pi运算的结果来作为操作数,则称Pi“数据相关”于Pi。 (2)若Pj的左部变量在Pi的右部变量集内,且当Pi未取用其变量的值之前,是不允许被Pj所改变,则称Pi“数据反相关”于Pj。 (3)若Pi的左部变量也是Pj的右部变量,且Pj存入其算得的值必须在Pi存入之后,则称Pj“数据输出相关”于Pi。 9.方法1:推后“分析K+l”读。可将“分析K+1”推到“执行K”结束时,也可以使他们部分重登,只要“分析K+l”能取得正确操作数即可。缺点:它们是以牺牲速度为代价。优点:不增加设备。 方法2:设置“相关专用通路办法”。在运算器的输出到输入之间增设“相关专用通路”,保证在“执行K+l”之前,输入中已获得正确的值。优点:重叠速度不下降。缺点:增加设备为代价。 10.转移指令与后续指令的相关,减少使用转移指令,需要使用时可采用延迟转移技术。 指令相关,不允许程序在执行过程中修改指令。 主存空间数相关,在存储器控制器中,写数申请优先于读数申请被响应来推后后续指令的读数。 通用寄存器组的数相关,专设相关专用通路。通用寄存器组的变址值二次相关,设置变址值相关专用通路。通用寄存器组的变址值一次相关,设置变址值相关专用通路,并推后后续指令的分析。 11.设有指令h,i,j,k,1,m,n依次流入流水线,若i要读数的单元正是k写数的单元,正常顺序是i先读,k再写。但由于异步流动下,k可能先于指令i被解释,从而i读到的是不正确数据(正确数据应该是k写之前的),这种相关称为“先读后写”相关。 若i,k向同一单元写数据,正常情况下最后单元中应保存k写的数据,但由于异步流动,k可能先于i写数据,使该单元最后结果不正确,这种相关称“写一写”相关。类似可知“先写后读”相关。 12.指令相关是因为机器指令允许修改而引起的。若规定在程序运行过程中不准修改指令,指令相关就不可能发生。不准修改指令还可以实现程序的可再入和程序的递归调用。但是为满足程序设计灵活性的需要,在程序运行过程中有时也希望修改指令,这时可设置一条“执行”指令来解决;由于被修改的指令是以“执行”指令的操作数形式出现,将指令相关转化成数相关,只需统一按数相关处理即可。 13.方法一:猜测法。在转移成功和转移不成功两指令流中选一出现概率高的分支进入流水线,可避免流水线断流。 方法二:加快和提前形成条件码。一方面可加快单条指令内部条件码形成,不等指令执行完成提前形成反映运算结果的条件码;另一方面是在循环程序内提前形成条件码,判断循环是否结束。 方法三:延迟转移。用软件方法进行静态指令调度技术。不用增加硬件,在目标指令程序中将转移指令与其前面不相关的一条或多余指令交换位置,让成功转移总是延迟到在这一条或多条指令执行之后进行。 方法四:加快短循环的处理。一是将长度小于指令缓冲器的短循环程序一次性放入指令缓冲器。二是让循环出口端的条件转移性指令恒猜循环分支。 方法五:将一般指令缓冲器和转移用的目标指令缓冲器结合使用。 14.流水线按级别可分为部件级、处理机级和系统级三级。线性流水线段间无反馈或越过的通路,非线性流水线则有反馈回路或前越通路。静态和动态流水都是多功能的流水。其中,动态流水线按一种功能流水未完成之前可重组开始另一种功能的流水;静态流水线必须等流水线排空之后才可进行功能切换。 15.流水机器的中断处理有不精确断点法和精确断点法两种。 不精确断点法的优点是控制处理简单,缺点是程序排错不利。精确断点法的优点是,中断现场准确对应于发出中断的指令,有利于程序的排错,但缺点是需要有大量后援寄存器。 16.解决因中央处理机写cache使主存内容跟不上cache对应内容变化造成不一致问题的关键是选择好更新主存内容的算法。一般可有写回法和写直达法两种。写回法也称为抵触修改法。它是在CPU执行写操作对,信息只写入Cache,仅当需要替换时,才将改写过的Cache块先送回主存,然后再调入新块。因此,在主存——Cache的地址映象表中需为Cache中每个块设置一个“修改位”,作为该块装入Cache后是否被修改过的标志。只要修改过,就将该标志位置成“1”。这样在块替换时,根据该块的修改位是否为“1”,就可以决定替换时是否需要先将该块存回主存。写直达法也称存直达法。它是利用Cache存储器在处理机和主存之间的直接通路,每当处理机写入Cache的同时,也通过此通路支接写入主存。这样在块替换时,不必先写回主存就可调入新块。写回法把开销花在每次要替换的时候,写直达法是把开销花在每次写cache时都要增加一个比写cache时间长得多的写主存时间。 17.要访问的虚页不在实际主存中时,就会发生页面失效。当页面调入主存时,主存中的页面位置全部已被其他虚页占用时,就会发生页面争用。当分配给程序的内存已被全部占用之后,只要发生页面失效,就一定会发生页面争用。反之,发生页面失效,并不会发生页面争用。 18.多用户虚地址可分成:程序号、段号、段内偏移量三部分。地址变换过程如下: (1)由程序号找到相应的段表基址寄存器,其中存有段表始址和段表长度; (2)由段表长度与段号相比较,检查是否越界。正常转(3); (3)由段表始址和段号找到其段表中相应表项,其中存有主存地址、装入位、访问 位、段长、辅存地址等; (4)检查装入位是否为“1”(在主存),为“1”转(5),否则产生缺段中断,从辅存 中调一段到主存; (5)由主存地址+段内偏移形成真正物理地址。 优点:(1)多个程序分段编制,多个程序可并行编程,缩短编程时间; (2)各段相对独立,其修改、扩充都不会影响其他段; (3)实现虚拟存储; (4)便于共享和分段保护。 缺点:(1)分段管理主存,主存利用率不是很高,大量零头; (2)为形成一次有效地址,需多次访存,降低了访存速度; (3)分配和回收空闲区比较复杂; (4)段表中地址字段和段长字段较长,降低查表速度。 19.用户逻辑地址分成:用户标志、用户虚页号、页内偏移三部分。过程如下: (1)由用户标志找到相应页表基址寄存器,其中有页表始址; (2)由页表始址和页号找到页表中相应表项; (3)检查装入位为是否“1”(在主存),为“1”转(4),否则产生缺页中断; (4)由主存块号和页内偏移形成有效地址。 优点:(1)页表表项短,减少访表时间。 (2)零头较少。 (3)调入速度快。 缺点:(1)强制分页,页无逻辑意义,不利于存储保护和扩充。 (2)一次有效地址生成需多次访存,访存速度下降。 20.用户逻辑地址被分成:用户标志、段号、页号、页内偏移四部分。 过程如下:(1)由用户标志找到段表基址寄存器; (2)段表长与段号作是否越界检查; (3)段表始址+段号找到段表中相应表项; (4)做装入位、段长的检查; (5)由页表始址+页号找到页表中相应表项; (6)作装入位等检查; (7)实页号+页内偏移形成有效地址。 21.(1)将Cache和主存分成大小相同的块。 (2)主存地址中块号经主存——Cache地址变换机构判断该块是否在Cache中; (3)若在,主存地址经地址变换为Cache地址,去访Cache,Cache与CPU之间单向信息传送; (4)若不在,从访存通路中把包含该字的一块信息调入Cache,同时将该字直接从单字通路送CPU; (5)若Cache已满,则用替换算法将该块换入Cache,并修改相应地址映像表和Cache各块的状态标志。 22.控制驱动的控制流方式的特点是:通过访问共享存储单元让数据在指令之间传递;指令的执行顺序隐含于控制流中,可以显式地使用专门的控制操作符来实现并行处理,指令执行顺序受程度计数器的控制,即受控制令牌所支配。 23.不能实现合Cube1的配对通信。即0、l、4、5、8、9、C、D不能与2、3、6、7、 A、B、E、F之间进行通信。 因为Cube1(b3b2b1b0)与b3b2b1b0之间,当第1级开关为“直接”,则b1为“0”的不 能与b1为“1”的处理器号之间通信.即××O×的处理器不能与专为××l×的处理器配 对通信。 24.可实现N个端的所有N!种排列的网络称为全排列网络,即N个端所有一到一的传送都不会发生传送路径使用冲突的互连网络。 实现全排列网络的方法有: (1)在多级互连网络的输出端设置锁存器,使输出端的数据再一次通过多级互联网络; (2)将两个多级互连网络,即一个正网络和一个逆网络串接起来,合并掉中间的 一级,组成2Log2N—1的多级网络。 25.(1)第1101号处理器连至第0l01号处理器上,即连至第5号处理器上。 (2)第13号处理器连至第(13+23) MOD 16号处理器上,即连至第5号处理器上。 (3)第13号处理器连至第(13-20 )MOD 16号处理器上,即连至第12号处理器上。 (4)第1101号处理器连至第1011号处理器上,即连至第11号处理器上。 (5)第1101号处理器连至第0111号处理器上,即连至第7号处理器上。 26.SIMD系统的互连网络的设计目标是:结构不要过分复杂,以降低成本;互连要灵活,以满足算法和应用的需要;处理单元间信息交换所需传送步数要尽可能少,以提高速度性能;能用规整单一的基本构件组合而成,或者经多次通过或者经多级连接来实现复杂的互连,使模块性好,以便于用VLSI实现并满足系统的可扩充性。 27.(1)用多台处理机进行多任务处理,提高协同求解一个大而复杂问题的速度; (2)依靠冗余的处理机及其重组来提高系统的可靠性、适应性和可用性。 28.多处理系统与并行处理机系统有差别的原因是并行性等级不同。多处理机系统是任务级并行,并行处理机是操作级并行。具体讲: (1)结构灵活性不同; (2)程序并行性等级不同,当然所需的软件硬件支持不同; (3)并行任务派生的方式不同,并行处理机能否并行工作是由指令决定,多处理机必须有专门指令指明程序段能否并行执行,派生的任务数是动态变化的: (4)进程同步。并行处理机工作同步是自然的,而多处理机必须采取同步措施; (5)资源分配和任务调度,多处理机比并行处理机任务调度要复杂得多。 29.在结构方面,阵列处理机的互连较规整,有一定专用性,互连的处理单元数量大;多处理机要采用更灵活多变的结构,实现复杂的互连模式,互连的处理机数量少。 在并行性方面,阵列处理机是操作级并行,是并行性的同时性:多处理机是作业、程序、任务级的并行,同时也包含有指令内部操作之间的并行,是并行性的并发性。 30.并行处理机,操作级并行,资源重复; 单处理机流水,操作或指令步骤并行,部件级时间重叠; 多处理机,指令、任务、程序、作业全面并行,时间重叠和资源共享; 一次重叠的单处理机,指令级操作步骤并行,时间重叠。 四、应用题 1.答:(1)各级中断处理程序的中断级屏蔽位状态如下表所示。 中断处理 程序级别 中断级屏蔽位 1级 2级 3级 4级 5级 第1级 1 0 0 1 1 第2级 1 1 1 1 1 第3级 1 0 1 1 1 第4级 0 0 0 1 0 第5级 0 0 0 1 1 (2)处理机执行程序的全过程如下图所示。 2.构造Huffman树如下: 表 操作码的Huffman码及扩展操作码的编码 指令 频度(Pi) 操作码使用 Huffman编码 OP长度(Li) 利用Huffman概念的扩展操作码 OP长度(Li) I1 0.40 0 1 0 0 2 I2 0.30 1 0 2 0 1 2 I3 0.15 1 1 0 3 1 0 2 I4 0.05 1 1 1 0 0 5 1 1 0 0 4 I5 0.04 1 1 1 0 1 5 1 1 0 1 4 I6 0.03 1 1 1 1 0 5 1 1 1 0 4 I7 0.03 1 1 1 1 1 5 1 1 1 1 4 Huffman编码的操作码平均码长为 =2.2位。 3. (1)14条指令的等长操作码的平均码长是[log214]+1位,即4位。 (2)Huffman编码可先用Huffman算法构造出Huffman树,如下图所示。图中,叶子上用固括号所括起的数字是表示该频度指令所用的二进制编码的码位数,所以Huffman编码的操作码平均码长为 =3.38位。 (3)采用只有两种码长的扩展操作码,可根据14条指令所给出的使用频度值分成两群、让使用频度较高的6种指令用3位操作码编码表示:例如,用000~101分别表示使用频为0.15、0.15、0.14、0.13、0.12、0.11的指令的操作码。留下110和111两个3位码作为长码的扩展标志,扩展出2位码。从而用5位码就可以扩展出4条使用频度较低的指令,这样,共有8条使用频度较低的指令,符合题目的要求。由此可求得操作码的平均码长为=3×0.80+5×0.20=3.4位。 4. (1)10条指令的等长操作码的平均码长是[log210]+1位,即4位。 (2)构造Huffman树如下图所示。 (3)Huffman编码(不唯一)为 使用频度 编码 0.01 00000 0.03 00001 0.07 0001 0.08 010 0.09 011 0.12 001 0.13 100 0.15 101 0.15 110 0.17 111 平均码长为 =3.15位。 (4)扩展操作码编码(不唯一)为 使用频度 扩展码 0.01 0000 0.03 0001 0.07 0010 0.08 0011 0.09 010 0.12 011 0.13 100 0.15 101 0.15 110 0.17 111 平均码长为=3.19位。 5. (1)按所给的十进制数字和空格符出现的频度,构造Huffman树如下图所示。 这样,可得到数字0~9和空格字符的二进制码的编码如下: □:01(2位) 0:111(3位) 1:1000(4位) 2:1001(4位) 3:000(3位) 4:1100(4位) 5:0001(4位) 6:1101(4位) 7:101(3位) 8:00001(5位) 9:00000(5位) 根据所产生的Huffman编码,就可求得其平均的二进位码长为 =3.23位。 (2)按最短的编码来传送106个文字符号,因为每个文字符又用4位十进制数字,再后跟一个空格符,所以总共需传送的二进位位数应当是 106×(4十1)× 3.23位=1.615×107位。 (3)若十进制数字和空格均用4位二进码表示,则共需传送 106×(4十1)×4位=2×107位。 6.(1)构造Huffman树如下图所示。 由图可以得到的Huffman编码为: ADD(加) 30% 01 SUB(减) 24% 11 CLA(清加) 20% 10 JOM(按负转移) 6% 0001 STO(存) 7% 0011 JMP(转移) 7% 0010 SHR(右移) 2% 000001 CIL(循环左移) 3% 00001 STP(停机) 1% 000000 因此,操作码的平均码长为=2.61(位) (2)采用2~5扩展的操作编码为 ADD 30% 00 SUB 24% 01 CLA 20% 10 JOM 6% 11000 STO 7% 11001 JMP 7% 11010 SHR 2% 11011 CIL 3% 11100 SIP 1% 11101 因此,操作码的平均码长为 =(0.30+0.24+0.20)×2+0.26× 5=2.78位。 (3)该机允许使用的可编址的通用寄存器个数为23=8个 (4)短指令格式为 长指令格式为 (5)访主存操作数地址寻址的最大相对位移量为32个字节(—16~+15个字节)。 7.(1)发生页面失效的全部虚页号就是页映象表中所装入位为“0”的行所对应的虚页号的集合。由映象表的内容可知,发生页面失效的全部虚页号为2、3、5、7。 (2)由虚地址计算主存实地址的情况见下表: 虚地址 虚页号 页内位移 装入位 实页号 页内位移 实地址 0 0 0 1 3 0 3072 3728 3 656 0 页面失效 无 1023 0 1023 1 3 1023 4095 1024 1 0 1 1 0 1024 7800 7 632 0 页面失效 无 6800 6 656 1 0 656 656 8.(1)主存中所装程序各页的变化过程如下表所示: 主存页面 初始状态 页地址流 2 3 5 2 4 0 1 2 4 6 0 5 5 5 5 5 5 5 5 2 2 2 1 4 4 4 4 4 6 2 3 3 3 3 3 3 3 1 1 1 1 3 2 2 2 2 2 2 0 0 0 0 0 命中时刻 H H H H H (2)H=5/10=50% 9.(1)页面大小为200字,主存容量为400字,可知实存页数为2页,其虚页地址流为: 0、0、1、1、0、3、1、2、2、4、4、3。 采用FIFO替换算法替换时的实际装入和替换过程如下所示。 虚地址 20 22 208 214 146 618 370 490 492 868 916 728 虚页地址 0 0 1 1 0 3 1 2 2 4 4 3 主存空间 n=2 0 0 0 0 0 3 3 3 3 4 4 4 1 1 1 1 1 2 2 2 2 3 命中时刻 H H H H H H 计算可得主存的命中率 H=6/12=0.5。 (2)页面大小为100字,主存容量为400字,可知实存页数为4页,其虚页地址流为: 0、0、2、2、1、6、3、4、4、8、9、7 采用FIFO替换算法替换时的实际装入和替换过程如下所示。 虚地址 20 22 208 214 146 618 370 490 492 868 916 728 虚页地址 0 0 2 2 1 6 3 4 4 8 9 7 主存空间 n=4 0 0 0 0 0 0 3 3 3 3 3 7 2 2 2 2 2 4 4 4 4 4 1 1 1 1 1 8 8 8 6 6 6 6 6 9 9 命中时刻 H H H 计算可得主存的命中率为 H=3/12=0.25。 (3)页面大小为400字,主存容量为400字,可知实存页数为1页。虚页地址流为 0、0、0、0、0、1、0、1、1、2、2、1 采用FIFO替换算法替换时的实际装入和替换过程如下所示。 虚地址 20 22 208 214 146 618 370 490 492 868 916 728 虚页地址 0 0 0 0 0 1 0 1 1 2 2 1 n=1 0 0 0 0 0 1 0 1 1 2 2 1 命中时刻 H H H H H H 计算可得主存的命中率为 H=6/12=0.5 (4)由(1)、(2)、(3)的结果可以看出,当分配给程序的实存容量一定(400字)的条件下,页面大小SP过小时,命中率H较低;页面大小增大后,两个地址在同页内的机会增大,使命中率H有所上升;由于指令之间因远距离的跳转引起命中率H下降的因素不起主要作用,还未出现随页面大小增大,而使命中率H下降的情况。如果页地址流有大量的远距离转移,可能出现随页面大小增大,因在主存中的页面数过少,而导致虚存页面被轮流替换出去的“颠簸”现象,命中率H反而会下降。 (5)页面大小为200字,主存容量为800字,可知实存为4页,虚页地址流为; 0、0、1、1、0、3、1、2、2、4、4、3 采用FIFO替换算法替换时的实际装入和替换过程如下所示。 虚地址 20 22 208 214 146 618 370 490 492 868 916 728 虚页地址 0 0 1 1 0 3 1 2 2 4 4 3 主存空间 n=4 0 0 0 0 0 0 0 0 0 4 4 4 1 1 1 1 1 1 1 1 1 1 3 3 3 3 3 3 3 2 2 2 2 2 命中时刻 H H H H H H H 计算可得主存的命中率为 H =7/12 可以看出,分配给程序的实存容量增大后,命中率将会有所上升。不过,命中率的提高已不显著了。如果再增大容量,可以推断出命中率H的上升就会渐趋平缓了。 10.(1)根据条件,可画出虚、实地址经快表变换的逻辑结构图如下图所示; (2)相联寄存器组中每个寄存器的相联比较位数,即u字段为10位。 (3)相联寄存器组中每个寄存器的总位数应为ui+ID = 10+2 =12位 (4)散列变换硬件的输入位数为 ID十NV=2十12=14位 散列变换硬件的输出位数为 A=log232=5位; (5)每个相等比较器的位数为 NV十ID=12十2=14位; (6)快表的总容量(位)为 25行×(NV+ID+n0)位/行× 2=32×(12十2十8)×2=1408位。 11.相联目录表的构成如下: 映象表的行数为 2q=24=16行; 映象表的总位数为 2q ×(nd+s+s)×4=768位; 每个比较电路的位数为 nd+s=10位。 12.(1)主存、Cache地址中各个字段的含义、位数及其映象的对应关系如下图所示。 (2)主存、Cache空间块的映象对应关系如下图所示。 主存的第0、1、4、5块只可映象装入或替换掉物理Cache中的第0、1块的内容。主存的第2、3、6、7块只可映象装入或替换掉物理Cache中的第2、3块的内容; (3)程序运行时,由给出的主存块地址流可得到Cache中各个块的使用状况,如下表所示。表中,标“*”的是候选替换块的块号。 时间t 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 主存块地址 1 2 4 1 3 7 0 1 2 5 4 6 4 7 2 Cache 块 0 1 1 1* 1 1 1 1* 1 1 1* 4 4 4 4 4 1 4 4* 4* 4* 0 0* 0* 5 5* 5* 5* 5* 5* 2 2 2 2* 2 7 7 7 7* 7* 7* 6 6 6* 2 3 3* 3* 3* 3* 2 2 2 2* 2* 7 7* 命中情况 失 失 失 H 失 替 替 H 替 替 替 替 H 替 替 由表知,发生Cache块失效又发生块争用的时刻有6、7、9、10、11、12、14、15。 Cache的块命中率为 HC =3/15 = 0.2 13. (1)在3段流水线,各段经过时间依次为Δt,3Δt,Δt的情况下,连续流入3余指令时,将n=3,m=3,Δt 1=Δt,Δt2=3Δt,Δt3=Δt,Δt j=3Δt代入,可得吞吐率Tp和效率η分别为 而连续流入30余指令时,只需将上式之n改为30代入,其他参数不变,得 (2)提高流水线效率,消除速度瓶颈主要有将瓶颈段再细分以及重复设置多个瓶颈段并联工作,给其轮流分配任务的两种途径。 若采取将2段细分成3个子段,每个子段均为Δt.构成的流水线结构如下图所示。 连续流入3余指令时,将n=3,m=5,Δt i=Δt j=Δt代入,可得吞吐率Tp和效率η分别为 而连续流入30余指令时,将n=30,m=5,Δt i=Δt j=Δt代入,得 若采取3个2段并联构成的流水线,其构成如下图所示。 (3)对(1)题中,n=3和n=30的计算结果比较可以看出,只有当连续流入流水线的指令越多时,流水线的实际各吐率和效率才会提高。 对(1)、(2)题的计算比较同样可以看出,无论采用瓶颈子过程再切分,还是将多个瓶颈过程并联来消除流水线瓶颈,都只有在连续流入流水线的指令数越多时,才能使实际吞吐率和效率得到显著的提高。若连续流入流水线的指令数太少时,消除流水线瓶颈虽可以提高流水线的实际吞吐率TP,而效率η却可能反而下降。 14.(1)先应选择适合于静态流水线工作的算法使完成向量积所用的时间最短。可先连续计算a1×b1、a2×b2、a3×b3、a4×b44个乘法,按((a1×b1+a2×b2)+(a3×b3+a4×b4))经过3次加法来求得最后的结果。在15个△t时间内流传7个结果。 实际吞吐率为 = 流水线的效率 因顺序方式所需时间为 4 因此 加速比 SP = 24=1.6 (2)当连续流动的任务数n值较大时,流水线,实际吞吐率也可接近于最大吞吐率。 15.(1)并行算法的树形流程图如下所示: (2) P=3 T1=7 16.(1)算法按A *B+G*H*D+A*C*(D+ E*F),其并行算法的树形流程如下图所示。 (2) P=3 T1=8 17.多级混洗交换网络由n级相同的网络组成,每一级都包含一个全混拓扑和随后一列2n-1个四功能交换单元,采用单元控制方式。 多级混洗交换网络与间接二进制n方体网络只有两点差别:前者数据流向的级号顺序为n-1,n-2,…,1,0,用四功能交换单元;后者数据流向相反,其级号顺序为0,1,…,n-1,用二功能交换单元。 N=8时的多级混洗交换网络图如下所示。 18.(1)16个输入端的Omega网络如下图所示。 (2)寻径开关设置如上图所示,因此不会出现阻塞。 (3)每个开关能1次实现2个交换。共有log216×16/2=32个开关。因此总的交换数为232,一次交换占的百分比为 。 (4)最多通过log216=4次就可实现1个置换。

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